Переход от FPGA к ASIC: упражнение по исправлению ошибок

Проект по переносу упражнений из BGM (basics-graphics-music) в инфраструктуру Tiny Tapeout для создания ASIC выявил ряд проблем в коде, который корректно работает на FPGA, но вызывает ошибки при синтезе ASIC. Основные проблемы включают в себя смесь синхронных и асинхронных сбросов, использование устаревшей директивы timescale, синхронизированный сигнал сброса и инициализацию logic или reg, которая неприемлема для ASIC.

В частности, основной баг возникает на этапе оптимизации программой ABC, где, по всей видимости, есть скрытая проблема в логике, которая не является явным D-триггером с чувствительностью к уровню. Этот баг нужно тщательно исследовать. Эти ошибки препятствуют синтезу проекта, в частности при использовании Open Lane (Yosys, ABC, OpenROAD).

Устранение этих ошибок может быть выполнено с использованием веб-инфраструктуры Tiny Tapeout, позволяющей разработчикам вносить изменения в код через Github. После форка репозитория и включения Actions, каждый push автоматически запускает синтез проекта, что упрощает процесс отладки.

Успешное устранение проблем в шаблоне позволит провести семинары и хакатоны по FPGA и ASIC, включая регионы Африки. Это откроет возможность для обучения и создания собственных ASIC-чипов студентами и любителями, а также позволит использовать уже готовые проекты, например, реализацию игры Понг.

Источник: YuriPanchul